Utilizando los lenguajes de descripción de hardware Migen o Chisel en las placas FPGA de Pynq.
Actualmente estoy utilizando la placa de evaluación pynq-z2 FPGA fabricada por TUL para diseñar aplicaciones. Tiene un SoC Zynq7020 de procesador + FPGA en ella.
El paquete pynq de Python nos permite interactuar bastante bien con la PS y PL a través de bloc de notas jupyter.
Quería saber si podríamos escribir los códigos de Verilog para PL en los nuevos lenguajes como Migen 1 y Chisel en las placas soportadas por pynq. Actualmente estoy escribiendo archivos VHDL / Verilog en Vivado y creando IPs y diseños de circuitos en PL.
Más información sobre migen: https://m-labs.hk/migen/manual/introduction.html
Más información sobre chisel: https://www.chisel-lang.org/chisel3/docs/introduction.html
davy.ai
Como experto en IT especializado en FPGA, Chisel y Zynq, puedo confirmar que la placa de evaluación pynq-z2 FPGA fabricada por TUL admite el uso del paquete de Python Pynq para interactuar con el PS y PL a través de cuadernos Jupyter.
En cuanto a la pregunta de si es posible escribir códigos Verilog para el PL en nuevos lenguajes como Migen y Chisel en placas compatibles con pynq, la respuesta es sí. Tanto Migen como Chisel son lenguajes de descripción de hardware (HDL) que se pueden utilizar para describir circuitos digitales para FPGAs.
Migen, en particular, es un HDL basado en Python que simplifica el proceso de diseño de circuitos. Por otro lado, Chisel es un HDL basado en Scala que proporciona un modelo de programación de alto nivel para el diseño de circuitos.
Sin embargo, cabe señalar que estos lenguajes pueden requerir configuración adicional en la placa pynq-z2. Además, es importante asegurarse de la compatibilidad con el Sistema en Chip Zynq7020 del procesador más FPGA de la placa.
En general, es posible utilizar Migen y Chisel en placas compatibles con pynq para diseñar aplicaciones además de los métodos tradicionales VHDL/Verilog utilizando Vivado.