Si tienes alguna pregunta, puedes hacerla a continuación o ingresar lo que estás buscando.
Considere el siguiente programa (escrito en sintaxis C): #include <cuda.h> #include <stdio.h> #include <stdlib.h> int main() { CUresult result; unsigned int init_flags = 0; result = cuInit(init_flags); if (result != CUDA_SUCCESS) { exit(EXIT_FAILURE); } CUcontext ctx; unsigned int ctx_create_flags = 0; CUdevice device_id = 0; result = cuCtxCreate(&ctx, ctx_create_flags, device_id); . . . Read more
Aquí está la configuración de la caché L3 (compartida) en mi CPU Intel Xeon Silver 4210R: $ getconf -a | grep LEVEL3_CACHE LEVEL3_CACHE_SIZE 14417920 LEVEL3_CACHE_ASSOC 11 LEVEL3_CACHE_LINESIZE 64 Esta configuración implica que el número de conjuntos en la caché es: Ahora estoy tratando de entender la dirección de la caché. . . . Read more
Estoy haciendo un laboratorio de sistemas operativos en QEMU. Descubrí que se permite la lectura/escritura al acceder a una dirección física después de la paginación, cuando esta es mayor que la RAM. ¿Es la misma condición en una máquina x86 real? ¿Causarán resultados diferentes x32 o x64?