Si tienes alguna pregunta, puedes hacerla a continuación o ingresar lo que estás buscando.
Soy nuevo en VHDL y FPGA. Para mi proyecto necesito usar un bucle for. Cuando simulo mi código, sigue contando y no se detiene. Quiero que mi código se ejecute solo una vez, es decir, cuando el bucle alcance su límite, el código dejará de ejecutarse. Aquí está mi código. . . . Read more
¿Existe alguna forma de definir en un archivo TestBench, 2 entidades diferentes (con port map) y seleccionar una de estas 2 mediante una variable o de otra manera? Si escribo esto: ENTITY_A_GEN : if I USE_ENTITY_A = true generate entity work.entity_A generic map (n => n) port map ( sig1 . . . Read more
Para calcular el MCD de dos números de 8 bits, uso este código: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity gcd_8bit is Port ( a: in STD_LOGIC_VECTOR(7 downto 0); b: in STD_LOGIC_VECTOR(7 downto 0); gcd: out STD_LOGIC_VECTOR(7 downto 0) ); end gcd_8bit; architecture Behavioral of gcd_8bit is begin process(a,b) variable . . . Read more
Tengo una entidad instanciada que tiene un puerto de salida de 32 bits. Solo necesito los bits del 4 al 15 que irán en alguna señal “s_a”. Pensé que podía instanciarlo de esta manera, pero Vivado no lo permite: WHATEVER: entity work.example_entity port map( o_port( 15 downto 4 ) => . . . Read more
Estoy escribiendo el código para el diagrama de estados de abajo, pero no estoy seguro de por qué obtengo la salida Y igual a 0 incluso si seguí la secuencia correcta. Probé y cambié el valor de salida Y para la primera transición S0 a S1 a 1 con fines . . . Read more