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Después de buscar, no puedo encontrar la respuesta a mi pregunta sobre la creación de subtipos de tipos enumerados en VHDL. Si tengo un tipo que describe los estados de mi máquina de estados, por ejemplo: type state_machine is (idle, reset, state1, state2, state3); — hasta un número ‘n’ adicional . . . Read more
Esta es una entidad simple solo para conocer el uso de “process”. Mi pregunta es: ¿Por qué se ejecuta el proceso cuando la simulación acaba de comenzar? Creo que el proceso se activa cuando las señales en la lista de sensibilidad cambian, pero en este ejemplo, la asignación a la . . . Read more
He escrito el siguiente código VHDL asumiendo que generará un contador con un reset síncrono. Sin embargo, cuando observé el diseño elaborado en Vivado 2020.2, ¡el contador tiene un reset ASINCRONO! ¡El proceso no debería evaluarse sin ver los flancos ascendentes/descendentes del reloj! ¿Cómo infirió la herramienta un reset asíncrono? . . . Read more
biblioteca ieee; uso ieee.std_logic_1164.all; uso ieee.numeric_std.all; entidad sqwaveGen es puerto ( clk : in std_logic; clk_out : out std_logic; fall : in unsigned(7 downto 0); reset : in std_logic; rise : in unsigned(7 downto 0) ); fin entidad; arquitectura from_verilog de sqwaveGen es señal count : unsigned(7 downto 0); — . . . Read more
Prefiero declarar un tipo enumerado en un paquete para poder utilizarlo en múltiples entidades. Aquí está mi código simplificado: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_SIGNED.ALL; use work.polar_package; entity Decoder is port ( clk : in std_logic; reset : in std_logic ); end entity Decoder; architecture behavioral of Decoder is signal . . . Read more