Tag: SYSTEM-VERILOG-ASSERTIONS
Esto es muy básico pero he estado bloqueado toda la tarde. Necesito una propiedad que compruebe que si se establece A, B no pueda cambiar. _____________________ A ______/ \______________ PASAR B ___________________________________________ _____________________ A ______/ \______________ ________________________ FALLAR B __________________/ He probado A |-> $estable(B) pero eso no funciona. ¿Alguna . . . Read more
Tengo el siguiente código dentro de un módulo SV donde instancio otro módulo SV y le paso un bus de 5 bits para verificar las X y Z, como se muestra a continuación: input [4:0] analdo_trim; cds_XZ_checker XZ_check_analdo_trim (.in(analdo_trim),.in_ok(analdo_trim_ok)); A continuación, se muestra la definición del módulo de verificación de . . . Read more
Estoy tratando de crear una propiedad de aserción que comprueba si una variable de 16 bits, num, no debería cambiar entre un momento válido del maestro hasta que recibamos una señal de listo de un esclavo. Lo que tengo hasta ahora es: propiedad check_num_change; lógica [15:0] v; @(posedge clk) (($rose(valid) . . . Read more