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Esto es muy básico pero he estado bloqueado toda la tarde. Necesito una propiedad que compruebe que si se establece A, B no pueda cambiar. _____________________ A ______/ \______________ PASAR B ___________________________________________ _____________________ A ______/ \______________ ________________________ FALLAR B __________________/ He probado A |-> $estable(B) pero eso no funciona. ¿Alguna . . . Read more
Me gustaría hacer un or de algunos bits, pero no están en un arreglo contiguo. Ver |ack[i-1:0][j] en el siguiente ejemplo, donde | es la reducción bit a bit or. module cb #( parameter PORTS = 4 )( input dest[PORTS][PORTS], output ack[PORTS][PORTS] ); generate genvar i, j, used[PORTS]; for ( . . . Read more
Para obtener el process_id en Java, usamos ProcessHandle.current().pid();. ¿Cómo podemos obtener el current-process-id en Systemverilog?
He notado que hay un orden de precedencia de asignación al usar condicionales if-else en Verilog. Por ejemplo, como en el código a continuación: Si (contador < 6) z <= 1; Sino si (contador < 12) z <= 2; Sino z <= 3; Me he dado cuenta de que hasta . . . Read more
¿Hay alguna área en SystemVerilog donde pueda usar logic pero no reg? He buscado mucho una respuesta a esta pregunta, pero no la hay.