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Esto es muy básico pero he estado bloqueado toda la tarde. Necesito una propiedad que compruebe que si se establece A, B no pueda cambiar. _____________________ A ______/ \______________ PASAR B ___________________________________________ _____________________ A ______/ \______________ ________________________ FALLAR B __________________/ He probado A |-> $estable(B) pero eso no funciona. ¿Alguna . . . Read more
Las funciones que no contienen asignaciones de retardo son sintetizables, por lo tanto, todas las funciones sintetizadas son de naturaleza combinacional. ¿La función seguirá siendo sintetizable si tenemos una llamada recursiva? Tomando como ejemplo la función factorial (automática). Esta función está presente en una máquina de estados. Cada vez que . . . Read more
Me gustaría hacer un or de algunos bits, pero no están en un arreglo contiguo. Ver |ack[i-1:0][j] en el siguiente ejemplo, donde | es la reducción bit a bit or. module cb #( parameter PORTS = 4 )( input dest[PORTS][PORTS], output ack[PORTS][PORTS] ); generate genvar i, j, used[PORTS]; for ( . . . Read more
Estoy tratando de establecer algunas variables locales de Verilog-mode en el mismo archivo de SystemVerilog, como por ejemplo: // Variables Locales: // verilog-library-flags:(“-y ../../../ip_lib/”) // verilog-typedef-regexp: “.*_t$” // verilog-auto-reg-input-assigned-ignore-regexp: “.*”) // Fin: Y luego llamo a emacs desde la línea de comandos para generar el código: emacs –batch ./test.sv -f . . . Read more
He notado que hay un orden de precedencia de asignación al usar condicionales if-else en Verilog. Por ejemplo, como en el código a continuación: Si (contador < 6) z <= 1; Sino si (contador < 12) z <= 2; Sino z <= 3; Me he dado cuenta de que hasta . . . Read more