Tag: FPGA
Necesito inicializar varias instancias del mismo módulo RAM con diferentes archivos de datos, lo cual me gustaría hacer de la siguiente manera: module ram #( string HEXFILE = “split1.mem” ) ( input logic clk, input logic [31:0] a, input logic [7:0] wd, input logic we, output logic [7:0] rd ); . . . Read more
He diseñado en la plataforma de diseño en Quartus ver 18.0 y quiero instanciarlo en un diseño de plantilla que hice para el kit de desarrollo MAX10DE10 lite. Intento compilarlo y me da este error: Error (10170): Verilog HDL error de sintaxis en DE10LITEGolden_Top.sv(2) cerca del texto: “(“>>; se espera . . . Read more
Actualmente estoy utilizando la placa de evaluación pynq-z2 FPGA fabricada por TUL para diseñar aplicaciones. Tiene un SoC Zynq7020 de procesador + FPGA en ella. El paquete pynq de Python nos permite interactuar bastante bien con la PS y PL a través de bloc de notas jupyter. Quería saber si . . . Read more
Tengo un código básico que utiliza declaraciones de flujo de datos, pero las funciones nor y nand no funcionan con esto. module basic_gates_bitwise_df( input A, input B, output andd,orr,nota,nandd,norr,xorr,xnorr ); assign andd=A&B; assign orr=A|B; assign nota=~A; assign nandd=A~&B; assign norr=A~|B ; assign xorr=A^B; assign xnorr=A~^B; endmodule Obtuve errores como estos: . . . Read more
He intentado escribir un pequeño módulo Verilog que encontrará el máximo de 10 números en una matriz. En este momento, solo estoy tratando de verificar la corrección del módulo sin entrar en métodos RTL específicos que hagan esta tarea. Solo veo un par de registros cuando estoy sintetizando este módulo. . . . Read more