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Esta es una entidad simple solo para conocer el uso de “process”. Mi pregunta es: ¿Por qué se ejecuta el proceso cuando la simulación acaba de comenzar? Creo que el proceso se activa cuando las señales en la lista de sensibilidad cambian, pero en este ejemplo, la asignación a la . . . Read more
He instalado Xilinx ISE 10.1, 13.2 y 14.7. Mi código se sintetiza, pero PlanAhead no se abre en Windows 10 de 64 bits. Busqué en Google y encontré una solución que consiste en reemplazar el archivo rdiArgs.bat que se encuentra en la carpeta bin. Hice eso, pero aún no puedo . . . Read more
Estoy intentando crear un segundo contador clk utilizando una entrada de clk de 100 MHz, pero cuando simulo el divisor de clk, muestra la salida como una X aunque la entrada de clk sea correcta. ¿Qué podría estar haciendo mal? Divisor de clk de 1 segundo: module clkdiv( input clk, . . . Read more
Tengo que escribir un código VHDL que calcule la función 10^x para valores enteros de x entre cero y nueve (incluyendo cero y nueve). La entidad debe tener una entrada de tipo entero sin signo de 4 bits (stdlogicvector) y una salida de tipo entero sin signo de 32 bits . . . Read more
Quiero generar una señal de reloj de 102Hz en una placa FPGA (la que tiene un Cyclone 3). El reloj original en el hardware es de 50MHz, así que lo dividí por 490196 para obtener el reloj de 102Hz. Sin embargo, la velocidad del reloj es dos veces más rápida . . . Read more