Cincel: fallo al generar Verilog al escribir una lógica combinacional simple.
Quiero implementar la operación de rotación de desplazamiento a la izquierda. Mi código Chisel es: // src/main/scala/ALU.scala package cpu import chisel3._ class ALU extends RawModule { val io = IO(new Bundle { val a = Input(UInt(32.W)) val b = Input(UInt(32.W)) val out = Output(UInt(32.W)) }) io.out := (io.a << io.b) . . . Read more