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Aquí está la configuración de la caché L3 (compartida) en mi CPU Intel Xeon Silver 4210R: $ getconf -a | grep LEVEL3_CACHE LEVEL3_CACHE_SIZE 14417920 LEVEL3_CACHE_ASSOC 11 LEVEL3_CACHE_LINESIZE 64 Esta configuración implica que el número de conjuntos en la caché es: Ahora estoy tratando de entender la dirección de la caché. . . . Read more
¿Por qué se divide la memoria principal y la caché en bloques? Hola, acabo de recibir esta pregunta y no he podido encontrar una explicación detallada correspondiente tanto a la memoria principal como a la memoria caché. Si tienes una solución, ¡sería muy apreciado! Gracias.
Dada esta introducción: Considera un sistema con 2 núcleos, P1 y P2, utilizando los esquemas de escritura diferida y asignación de escritura. Las direcciones A1 y A2 están mapeadas en el mismo bloque de caché, pero A1 NO ES igual a A2. La caché inicial es inválida. Utiliza aquí el . . . Read more
Estoy tratando de descubrir el evento que se debe utilizar con el comando perf stat para contar los accesos a la caché L3 en un procesador AMD Zen 2. Según se indica en el PPR (http://developer.amd.com/wordpress/media/2017/11/54945PPRFamily17hModels_00h-0Fh.pdf), en la sección 2.1.13.4.1, página 168, el evento es x01 y la umask es . . . Read more
Al leer acerca de los sistemas de coherencia de caché (por ejemplo, MESI), no tengo una clara comprensión sobre el temporizado involucrado. Consideremos el caso en el que un Core1 quiere escribir en una línea de caché en estado MESI S en su caché local. El controlador de la caché . . . Read more