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He creado un módulo básico destinado a representar una unidad de memoria en Chisel3: class MemristorCellBundle() extends Bundle { val writeBus = Input(UInt(1.W)) val dataBus = Input(UInt(8.W)) val cellBus = Output(UInt(8.W)) } class MemCell() extends Module { val io = IO(new MemCellBundle()) val write = Wire(UInt()) write := io.voltageBus val . . . Read more
Estoy intentando personalizar un poco la clase Queue sin bifurcar chisel3 y construir desde la fuente. Estoy un poco confundido sobre la forma correcta de eliminar el uso del paquete interno. ¿Qué debo hacer con el genType de ReadyValidIO? private val genType = (DataMirror.internal.isSynthesizable(gen), chisel3.internal.Builder.currentModule) match { case (true, Some(module: . . . Read more
Actualmente estoy utilizando la placa de evaluación pynq-z2 FPGA fabricada por TUL para diseñar aplicaciones. Tiene un SoC Zynq7020 de procesador + FPGA en ella. El paquete pynq de Python nos permite interactuar bastante bien con la PS y PL a través de bloc de notas jupyter. Quería saber si . . . Read more
Intenté acceder directamente a maybe_full y full, pero como el error es 'Bool (Reg in Queue)' no es visible desde el módulo actual, supongo que estas señales son solo internas de la Cola. ¿Tendré que personalizar el util de la cola si quiero hacer estas salidas para mi módulo?
Quiero implementar la operación de rotación de desplazamiento a la izquierda. Mi código Chisel es: // src/main/scala/ALU.scala package cpu import chisel3._ class ALU extends RawModule { val io = IO(new Bundle { val a = Input(UInt(32.W)) val b = Input(UInt(32.W)) val out = Output(UInt(32.W)) }) io.out := (io.a << io.b) . . . Read more