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Esta es una entidad simple solo para conocer el uso de “process”. Mi pregunta es: ¿Por qué se ejecuta el proceso cuando la simulación acaba de comenzar? Creo que el proceso se activa cuando las señales en la lista de sensibilidad cambian, pero en este ejemplo, la asignación a la . . . Read more
Entiendo que el bloque always se puede utilizar para implementar lógica procedural y secuencial. ¿Será la realización a nivel de compuertas de los siguientes dos códigos la misma? Si es así, ¿cuál es la forma correcta de describir esta lógica en tiempo continuo? a. module func(input a, input b , . . . Read more
La siguiente línea de código val mod_subexp_array = Vec(9, Module(new SubTaylor(fepar)).io) produce el siguiente error: chisel3.package$ExpectedChiselTypeException: vec type ‘AnonymousBundle(IO io in SubTaylor)’ must be a Chisel type, not hardware El módulo SubTaylor es un módulo que he escrito y me interfaz con él a través de un puerto IO. Mi . . . Read more
Este es mi mensaje de advertencia. ADVERTENCIA: Xst:3015 – El contenido del array puede ser accedido con un índice que no cubre el tamaño completo del array o con un índice negativo. El tamaño de la RAM se reduce al acceso superior del índice o solo para valores de índice . . . Read more
Quiero saber cómo puedo encontrar la longitud de una cadena en Verilog. Ejemplo: CAT es una cadena de 3 letras y APPLE es una cadena de 5 letras. ¿Cómo puedo crear un código para esto en Verilog?