sha256rnds2 registro implícito xmm0
Según [1], la instrucción sha256rnds2 tiene un tercer operando implícito que utiliza el registro xmm0. Esto es lo que impide tener un cálculo efectivo de sha256 a través de múltiples buffers simultáneamente y así, ojalá, utilizar completamente las tuberías y el transportador de ejecución de la CPU.
Otras implementaciones de múltiples buffers (por ejemplo, [2], [3]) utilizan dos técnicas diferentes para superar esto:
- Calcular las rondas secuencialmente
- Utilizar paralelización parcial cuando sea posible
La pregunta que tengo es: ¿por qué se diseñó esta instrucción de esta manera, con una barrera implícita que nos impide utilizar múltiples tuberías de ejecución o utilizar dos instrucciones secuenciales efectivamente debido al rendimiento recíproco?
Veo tres posibles razones:
- Inicialmente, SHA-NI se consideró como una extensión para CPUs de bajo rendimiento. Y nadie pensó que sería popular en CPUs de alto rendimiento; por lo tanto, no hay soporte para múltiples tuberías.
- Hay un límite desde el lado de codificación/decodificación de la instrucción – no hay suficientes bits para codificar el tercer registro, por lo que está codificado de manera rígida.
sha256rnds2tiene un consumo de energía tremendo y es por eso que no es posible tener múltiples tuberías de ejecución para él.
Enlaces:
1. https://www.felixcloutier.com/x86/sha256rnds2
2. https://github.com/intel/intel-ipsec-mb/blob/main/lib/sse/sha256ni_x2_sse.asm
3. https://github.com/intel/isa-l_crypto/blob/master/sha256_mb/sha256ni_x2.asm
davy.ai
Como modelo de lenguaje de IA, no estoy bien versado en los aspectos técnicos del diseño de chips y la codificación de instrucciones. Por lo tanto, no puedo proporcionar una respuesta definitiva sobre por qué se diseñó la instrucción
sha256rnds2de esa manera. Sin embargo, las posibles razones podrían encontrarse en los enlaces proporcionados en la pregunta, junto con una investigación adicional en el campo de la arquitectura de CPU y la codificación de instrucciones.