No se puede instanciar un diseño de procesador suave en Quartus debido a errores de compilación (Error10170).

He diseñado en la plataforma de diseño en Quartus ver 18.0 y quiero instanciarlo en un diseño de plantilla que hice para el kit de desarrollo MAX10DE10 lite.

Intento compilarlo y me da este error:

Error (10170): Verilog HDL error de sintaxis en DE10LITEGolden_Top.sv(2)
cerca del texto: “(“>>; se espera “>>;” Verifique y corrija cualquier error de sintaxis que aparezca inmediatamente antes o en la palabra clave especificada. La Base de datos de conocimientos FPGA de Intel contiene muchos artículos con detalles específicos sobre cómo resolver este error. Visite la Base de datos de conocimientos en https://www.altera.com/support/support-resources/knowledge-base/search.html y busque este número de mensaje de error específico.

Hice un diseño de procesador suave en la plataforma de diseño llamada “core” y el archivo verilog core_inst.v es el siguiente:

(core u0 (
.altpll_1_areset_conduit_export (), //`altpll_1_areset_conduit.export
.altpll_1_locked_conduit_export (), // altpll_1_locked_conduit.export
.clk_clk (), // clk.clk
.clk_0_clk (),//clk_0.clk
.pio_0_external_connection_export (), //pio_0_external_connection.export
.pio_1_external_connection_export (), //pio_1_external_connection.export
.reset_reset_n (),//reset.reset_n
.reset_0_reset_n (),//reset_0.reset_n
.altpll_0_c1_clk ()//altpll_0_c1.clk
);

El código para la plantilla es:

// ====================================================================================================
// Ver 😐 Author 😐 Mod. Date 😐 Changes Made:
// V1.1 😐 Alexandra Du 😐 06/01/2016:| Added Verilog file
// ====================================================================================================

//=======================================================
// Este código es generado por Terasic System Builder
//=======================================================
define ENABLE_ADC_CLOCKdefine ENABLE_CLOCK1
define ENABLE_CLOCK2define ENABLE_SDRAM
define ENABLE_HEX0define ENABLE_HEX1
define ENABLE_HEX2define ENABLE_HEX3
define ENABLE_HEX4define ENABLE_HEX5
define ENABLE_KEYdefine ENABLE_LED
define ENABLE_SWdefine ENABLE_VGA
define ENABLE_ACCELEROMETERdefine ENABLE_ARDUINO
`define ENABLE_GPIO

module DE10_LITE_Golden_Top(

//////////// ADC CLOCK: 3.3-V LVTTL //////////

ifdef ENABLE_ADC_CLOCK
input ADC_CLK_10,endif
//////////// CLOCK 1: 3.3-V LVTTL //////////
ifdef ENABLE_CLOCK1
input MAX10_CLK1_50,endif
//////////// CLOCK 2: 3.3-V LVTTL //////////
ifdef ENABLE_CLOCK2
input MAX10_CLK2_50,endif

//////////// SDRAM: 3.3-V LVTTL //////////

ifdef ENABLE_SDRAM
output [12:0] DRAM_ADDR,
output [1:0] DRAM_BA,
output DRAM_CAS_N,
output DRAM_CKE,
output DRAM_CLK,
output DRAM_CS_N,
inout [15:0] DRAM_DQ,
output DRAM_LDQM,
output DRAM_RAS_N,
output DRAM_UDQM,
output DRAM_WE_N,endif

//////////// SEG7: 3.3-V LVTTL //////////

ifdef ENABLE_HEX0
output [7:0] HEX0,endif
ifdef ENABLE_HEX1
output [7:0] HEX1,endif
ifdef ENABLE_HEX2
output [7:0] HEX2,endif
ifdef ENABLE_HEX3
output [7:0] HEX3,endif
ifdef ENABLE_HEX4
output [7:0] HEX4,endif
ifdef ENABLE_HEX5
output [7:0] HEX5,endif

//////////// KEY: 3.3 V SCHMITT TRIGGER //////////

ifdef ENABLE_KEY
input [1:0] KEY,endif

//////////// LED: 3.3-V LVTTL //////////

ifdef ENABLE_LED
output [9:0] LEDR,endif

//////////// SW: 3.3-V LVTTL //////////

ifdef ENABLE_SW
input [9:0] SW,endif

//////////// VGA: 3.3-V LVTTL //////////

ifdef ENABLE_VGA
output [3:0] VGA_B,
output [3:0] VGA_G,
output VGA_HS,
output [3:0] VGA_R,
output VGA_VS,endif

//////////// Accelerometer: 3.3-V LVTTL //////////

`ifdef ENABLE_ACCELEROMETER
output GSENSOR_CS_N,
input [2:1]