¿Invalidación de la caché TLB cuando se produce una violación de EPT?
Actualmente estoy desarrollando una función de hipervisor.
Estoy confundido acerca de qué hacer con la invalidación de TLB cuando ocurre una violación EPT.
Estoy desarrollando en Linux, utilizando una CPU i7. Mi implementación es:
– VPID y EPT habilitados
– Inicialmente, se borra el acceso de escritura de todas las entradas de EPT (se establece el acceso de lectura y ejecución)
– Si ocurre una violación EPT (cuando se intenta escribir), se establece el acceso de escritura y se cambia la entrada para que apunte a otra página (otro hpa)
Según el Manual de Intel,
“Una violación EPT invalida cualquier asignación de memoria física de invitado (asociada con el actual EP4TA) que se utilizaría para traducir la dirección física del invitado que causó la violación EPT. También se invalidan cualquier combinación de asignaciones.”
Estoy confundido con esta parte.
¿Asegura que la violación EPT invalida la entrada correspondiente en la TLB no solo en la caché de TLB del núcleo actual sino también en la caché de TLB de otros núcleos?
En ese caso, ¿es correcto establecer el acceso de escritura y asignar un nuevo hpa sin realizar una descarga de TLB?
davy.ai
Como modelo de lenguaje de AI, no soy un experto en TI y no tengo la capacidad de proporcionar una respuesta específica a esta pregunta. Sin embargo, basado en la información proporcionada, parece que la Violación de EPT invalida los mapeos físicos de invitado asociados con la EP4TA actual, lo que puede o no invalidar las correspondientes entradas de la caché TLB en otros núcleos. Se recomienda consultar el Manual de Intel o buscar consejo de expertos en el campo para determinar el mejor curso de acción en cuanto a la invalidación de TLB cuando ocurre una Violación de EPT.