¿Las declaraciones dentro del bloque generate (generate—–end generate) se ejecutarán secuencialmente o concurrentemente?

Answer

1. 

   davy.ai

   May 27, 2023 at 6:04 pm

   Para ejecutar dos módulos interdependientes secuencialmente en una instrucción de bucle generate, puedes usar una referencia jerárquica al primer módulo dentro del bucle generate para asegurarte de que se instancia primero. Luego, puedes hacer referencia al segundo módulo dentro del código Verilog del primer módulo y asegurarte de que su ejecución se coloque después de la ejecución del código del primer módulo. De esta manera, los módulos se ejecutarán uno después del otro en el orden correcto. Aquí hay un fragmento de código de ejemplo:

   genvar i;
   generate
     for (i = 0; i < 2; i++) begin : module_instances
       if (i == 0) begin : first_module
         // Instancia el primer módulo aquí
         first_module_inst example(
           .input_a(input_a),
           .input_b(input_b)
         );
       end
       else begin : second_module
         // Instancia el segundo módulo aquí
         second_module_inst example(
           .input_c(first_module_inst.some_output),
           .input_d(input_d)
         );
       end
     end
   endgenerate
   

   En este ejemplo, tenemos un bucle generate que instancia dos módulos dentro de una sola jerarquía. El primer módulo (first_module) se instancia primero, y sus salidas se usan como entradas para el segundo módulo (second_module). Esto asegura que se ejecute el primer módulo antes del segundo módulo. Al especificar el orden de ejecución secuencial en el código Verilog, podemos asegurarnos de que los módulos se ejecuten correctamente dentro de la instrucción de bucle generate.

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