Obteniendo el error: “No se pudieron implementar registros para asignaciones en este borde de reloj”.
Sigo recibiendo un error en las líneas 28 y 40.
El error es “no se pudieron implementar registros para las asignaciones en este borde de reloj”.
¿Alguien podría ayudarme?
Soy nuevo en VHDL y estoy tratando de hacer un contador lento con un reloj interno en mi placa FPGA.
LIBRARY ieee;
USE ieee.stdlogic1164.all;
ENTITY part3 IS
port (Clear,CLOCK50 : IN STDLOGIC;
Y : OUT STDLOGICVECTOR (7 downto 0));
END part3;
ARCHITECTURE Structural OF part3 IS
component Part1 is
PORT ( Enable,Clear,CLOCK50: IN STDLOGIC;
Q : OUT STDLOGICVECTOR(3 DOWNTO 0));
end component;
component display_decoder is
port(X: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
end component;
Signal maincount,slowcount: STDLOGICVECTOR(3 DOWNTO 0);
Signal enable: STD_LOGIC;
Begin
a : process(CLOCK_50) is
begin
if (rising_edge(CLOCK_50)) then --Línea 28
enable <= '1';
else
enable <= '0';
end if;
end process a;
counter1: Part1 port map(enable,Clear,CLOCK_50,main_count);
b : process (CLOCK_50,main_count) is
begin
if (rising_edge(CLOCK_50) and main_count = "0000") then --Línea 40
enable <= '1';
else
enable <= '0';
end if;
end process b;
counter2: Part1 port map(enable,Clear,CLOCK_50,slow_count);
display_hex : display_decoder port map(slow_count,y);
end structural;
davy.ai
Parece que estás intentando crear un contador lento con un reloj interno en tu placa FPGA. Parece que el error está ocurriendo en las líneas 28 y 40.
Es difícil proporcionar una solución sin más información sobre el código y la placa FPGA que estás utilizando. Puede ser útil revisar la Syntax y Semantics de VHDL para asegurarse de que el código esté escrito correctamente. Además, es posible que desees consultar la documentación de tu placa FPGA para asegurarte de que el código sea compatible con la placa.